В основу построения КК можно положить принципы построения ВК, но в матрице ВК объединить все ИЗУ в одно ИЗУ и все ЗУУ – в одно ЗУУ. Это достигается за счёт мультиплексирования цифровых потоков, поступающих по нескольким входящим ЦЛ после их последовательно-параллельного преобразования, с последующей передачей по параллельному 8-разрядному тракту на вход ИЗУ и демультиплексирования после чтения информации из ИЗУ перед её параллельно-последовательным преобразованием.

Для мультиплексирования и демультиплексирования необходимо дополнительно столько импульсных последовательностей (d_n), сколько цифровых линий включено в КК. Эти импульсные последовательности должны быть сдвинуты во времени относительно друг друга на длительность канального интервала _вина параллельном участке передачи информации, которая определяется как

За время этого канального интервала необходимо осуществить запись информации в ИЗУ и её чтение. При таком построении КК ИЗУ хранит в течение цикла ИКМ информацию, поступившую во всех ВИ n входящих ИКМ линий. Запись либо считывание информации из ячеек ИЗУ осуществляется по адресу, хранящемуся в ЗУУ. Число ячеек ИЗУ N определяется суммарным числом ВИ входящих ИКМ линий N=nx32, а число ячеек ЗУУ M – суммарным числом ВИ исходящих ИКМ линий M=mx32. Причём разрядность ячеек ЗУУ r определяется числом ячеек ИЗУ. ИЗУ и ЗУУ м.б. построены различными способами. В первом случае ячейки ИЗУ распределяются следующим образом: ячейки по порядку, начиная с 0-й, отведены для записи информации 0-х ВИ всех n входящих ИКМ линий, начиная с 0-й, далее следующие по порядку ячейки отведены для записи информации 1-х ВИ всех n входящих ИКМ линий, и т.д. Во втором случае ячейки ИЗУ с номером с 0-й по 31-ю отведены для записи информации, поступающей по 0-й входящей ИКМ линии, ячейки с 32-й по 63-ю для записи информации, поступающей по 1-й входящей ИКМ линии и т.д.

Очевидно, что минимальная задержка в КК также, как и в ВК, будет равна 2 _ви.

согласующего устройства TR;

блока временных коммутаторов GT;

блока пространственных коммутаторов SG.

В состав согласующего устройства входит преобразователь кода TRC и блок выбора ветви SB.

Информация в ИКМ линиях передаётся кодом HDB-3, а электронные элементы станции работают с двоичными сигналами, поэтому входящие и исходящие ИКМ линии включаются на TRC, где осуществляется преобразование кода HDB-3 в двоичный и обратно.

Комбинированный коммутатор является базовым модулем коммутационного поля. Он обслуживает группу из 32 ИКМ линий и разделён на две симметричные части: приёма GTR и передачи GTE. Каждая из этих частей включает интерфейс коммутации IC и комбинированный коммутатор GT.

Интерфейс коммутации приёма ICR осуществляет синхронизацию, мультиплексирование 32 ИКМ линий, последовательно-параллельное преобразование информации цифрового канала, устранение флуктуации частот. Следовательно, 32 входящих линий формата первичной ИКМ преобразуются в тракт, в котором содержится 1024 каналов по 8 бит параллельно, которые подключаются к временному коммутатору приёма GTR.

Интерфейс коммутации передачи ICE обеспечивает демультиплексирование, параллельно-последовательное преобразование.

Комбинированный коммутатор предназначен для переноса информации из одного временного канала в другой. Комбинированный коммутатор обрабатывает 1024 временных канала за один цикл T=125 мкс с частотой дискретизации f=8,192 МГц и периодом дискретизации t=122 нс.

Комбинированный коммутатор приёма GTR содержит два массива памяти: информационный MPAR и адресный MATR. Информация, поступающая из ICR, записывается последовательно под контролем генератора станции в информационную память, которая состоит из 1024 ячеек по 8 бит. Адрес считывания информации с MPAR определяется адресной памятью MATR. Адресная память

состоит из 1024 ячеек по 10 бит. В MATR записывается адресная информация под управлением периферийного устройства PPM. Считывание информации с MATR производится циклически под контролем генератора. Номер ячейки чтения из MPAR соответствует адресу, записанному в ячейке MATR, а временной интервал чтения соответствует номеру ячейки MATR (СЗ/АЧ).

На выходе GTR с помощью параллельно-последовательного преобразователя Pè S осуществляется преобразование параллельного кода с f=8,192 МГц в последовательный с f=4,096 МГц, т.к. пространственный коммутатор может передавать 8 бит каждого ВИ только в последовательном коде. При этом 32 цифровые линии коммутируются с 16 внутренними цифровыми линиями по 64 канала в каждой.